DVT VHDL IDE User Guide
Rev. 19.1.24, 11 July 2019

12.6 Disable Format for Code Sections

When format is disabled, a code section is completely ignored, that is it is not formatted, nor it contributes to formatting.

  • Disable format for a code section - code sections between the @formatter:off and @formatter:on pragmas are not formatted.

   SIGNAL a       : STD_LOGIC := 'Z';
   SIGNAL aa      : STD_LOGIC := FALSE;
-- @formatter:off
SIGNAL aaaaa : STD_LOGIC := FALSE;
SIGNAL bbbbb : STD_LOGIC := FALSE;
-- @formatter:on
   SIGNAL ccccc   : STD_LOGIC := FALSE;
   SIGNAL ddddd   : STD_LOGIC := FALSE;

  • Disable format for a single line - lines containing the @fomatter:skip pragma inside a comment are not formatted.

   SIGNAL a      : STD_LOGIC := 'Z';
   SIGNAL aa     : STD_LOGIC := FALSE;
SIGNAL aaaaa : STD_LOGIC := FALSE; -- @formatter:skip
   SIGNAL bbbbb  : STD_LOGIC := FALSE;
   SIGNAL ccccc  : STD_LOGIC := FALSE;